晶片與半導體 · 本週 （發表日 9 月 1 日）
本篇出自 2026年9月2日 晨報
比利時的 imec 是全球先進製程的共同研發中心，主要晶圓廠與設備商都是它的夥伴，路線圖常被當成產業的公版時間表。它 9 月 1 日的技術報告講 CFET：把 p 型與 n 型電晶體上下疊起來，讓標準單元的高度從現行的 5.5 軌縮到 3 軌。今天新的是數字不再只有「更小」：新的背面接觸做法讓底層驅動電流提升五倍，而存活良率從 45% 升到 85%（Semiconductor Engineering，09-01）。良率才是判準：45% 到 85% 是這條路第一次交出可製造性的公開讀數。但它量的是單一整合模組的存活良率，不是整顆晶片的良率，兩者不能互換。⚠️ 這是研究機構試產線的讀數，不是任何一家晶圓廠的量產宣告。接下來要盯的讀數是哪一家晶圓廠把 CFET 良率寫進自己的量產宣告。
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