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プロダクトと半導体 · 2026年8月31日

チップ上の高速メモリが面積を 25% 縮め、書き込みが 42% 速くなる。

チップと半導体 · 今週 （公開日 8 月 30 日）

この記事の出典 2026年8月31日 夕刊

ジョージア工科大学と、電子設計ソフトの Synopsys が論文を発表した。対象は 2 ナノメートル世代の 6 トランジスタ SRAM になる。SRAM は演算ユニットのすぐ隣に置く高速で小さなメモリで、チップ上で最も面積を食うものの一つでもある。論文のやり方は、これを立体に積むことだ。読み書きを担うトランジスタを金属の配線層へ移し、シリコンのナノシートと埋め込み型の給電レールを組み合わせる。結果として、セルの面積は高性能シリコンの基準より 25% 小さく、サブアレイの書き込み遅延は 42.2% 短くなった（Semiconductor Engineering、08-30；論文の原文 arXiv 2608.22741、2026 年 8 月）。記憶しておく理由： SRAM がチップ上で最も面積を食うものの一つである以上、面積が 25% 減ることは、今日の中核 2 点目の「効いているのは総保有コストだ」という向きへ進む話になる。ただしこの一件は、いまのところ調達にも製品の判断にも、実行できる動作を出さない。本紙は技術の追跡としてだけ置く。⚠️ これは論文の段階の設計提案であって、量産の歩留まりではない。あいだには工程の検証が丸ごと一本挟まる。

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