本週 · 預印本，arXiv 2610.39570

Itoh 等自報 FPGA 實測比模擬快 9.6 倍

Leo Itoh 與 Junichiro Kadomoto 自報，讓代理人把 CPU 設計實作到 FPGA 上實測，同一設計跑 8,000 次 CoreMark，比單執行緒 RTL 軟體模擬快 9.6 倍。 晶片設計團隊與設計軟體商要決定，評估環節要不要先改成代理人拿得到快速回饋的流程，這個結果來自人類監督下的單核設計，由作者自報。投稿 ISCAS 2027 的這篇論文，從單週期 RV32I 做到三發射亂序 RV32IM 核，在 Artix-7 FPGA 上跑 130 MHz、5.61 CoreMark/MHz。對照組不是生產級平行模擬（arXiv 2610.39570）。怎麼查的 →

概念插圖：一本攤開的書，跨頁頂端是一條印著白色大寫字的黑色橫帶，下方分上下兩排，每排左頁都是同樣一名穿深色高領上衣的人坐在桌前、手托下巴，面對一台螢幕上有對話框和一塊面板的筆電。上排在寫著 SIMULATION 的黑色標籤下方，一塊畫有晶片輪廓的黑色方板位於一條長雙線軌道靠左端處，軌道橫跨兩頁通到最右端的擋塊；下排一條線纜從筆電接到寫著 FPGA 的黑色標籤下方的紅色電路板，電路板右側伸出雙線軌道橫跨兩頁，同樣的黑色方板位於軌道最右端的擋塊旁。

出處與查證

這則刊在2026年11月1日的晨報，同一期還有 7 則。查證經過、引句核對與當天缺的資料，記在那一期的本日驗證。

引用這則

SecondSource（2026），〈Itoh 等自報 FPGA 實測比模擬快 9.6 倍〉，https://secondsource.io/research/2026-11-01-2/，取用日期取用。